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sv-tests
sv test 是由 chips alliance 收集的，测试 SystemVerilog 工具对 SystemVerilog 标准的支持情况的测试集以及相应的测试流程。测试方式就是编译并仿真该文件，脚本获取其返回值是否为 0。官方的测试结果体现在一个 dashboard 上。
编译 & 生成
sv-tests 的编译和运行分为 tools 和 tests 两部分。
tools [可选]
使用命令
make runners 会编译所有 third-party 目录下的工具，由于环境比较复杂，我这里可耻的失败了。比较合理的一点是这一步是可选项，当你跳过该项，在运行对应的工具时，会使用你环境变量中的该工具。等之后在进行这方面的尝试。
tests
tests 需要使用命令
make generator-tests 来生成，过程中需要安装一些 Perl 脚本的包。会在 test 目录下生成一个 generated 文件夹，里面的文件由三部分组成：- tests 目录下各个章节的 test 文件，是一些针对特定类型的单元测试，比如某个数据类型的使用，某种变量类型的声明等。
- 一些开源 RISC-V 核的源代码
- 取自一些第三方工具测试库的测试文件
其中后两个在 test/generated 下的文件中只会放一个全是注释的文件，注释中包含该测试设计的所有 sv 代码的绝对路径。
测试
执行
make j$(nproc) 并等待测试结果- 作者:Light-ly
- 链接:notion.light-liuyi.top/article/chipsalliance-sv-tests-summary
- 声明:本文采用 CC BY-NC-SA 4.0 许可协议，转载请注明出处。