ysyx 单周期 RISC-V CPU 设计ComputerScience该文档详细介绍了单周期 RISC-V CPU 的设计，包括序计数器、指令寄存器、译码、执行和访存等模块。每个模块都有详细的端口定义和功能描述，以及相应的 Verilog 实现代码。2024-5-25 SystemVerilog RISC-V CPU CPU Design
RISC-V Spike 代码分析ComputerScience文档详细分析了RISC-V Spike代码，包括模拟器执行部分、仿真逻辑、指令解析、spike模块等。其中，模拟器执行部分包括了机器码翻译为指令的命令以及寄存器的定义。仿真逻辑部分详细解析了spike程序的入口函数，以及内存和指令的初始化。指令解析部分讲述了每一条指令的行为以及编码。spike模块部分详细描述了fesvr (RISC-V Frontend Server) 与 pk (proxy Kernel)的工作原理，以及设备树的具体实现和重要参数。2024-5-25 Simulator Computer Architecture RISCV
